SCDLPOD and SCD Circuit

短路电平引脚开路保护及短路保护

短路电平引脚开路保护电路

总体电路 symbol：

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主要功能 ：

SCDL 引脚上的集成结构可确保在引脚开路的情况下将 SCDL 电压拉至中压电平。外部 MOSFET 主动关闭并设置 ERR 标志。此错误可自行清除。
短路检测电平可通过 SCDL 引脚的电压设置以模拟方式进行调节。施加到 SCDL 引脚的电压与漏极-源极电压限制之间存在 1:1 的转换。例如。要在 1 V 漏源电压下触发 SCD 电路，SCDL 引脚必须设置为 1 V。漏源电压限制可在 0.2 … 2 V 之间选择。
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Datasheet 上的 SCDLPOD 模块相关关键指标如下：
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SCDL 引脚开路上拉电路

SCDL 引脚开路检测上拉中间电平的电路结构如下图所示：
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VI 为内部参考源给出的 3.6V 参考电压，经过一个二极管压降将 SCDL 开路电平抬至 (3.6-Von) V，在 SCDL 给定设置短路检测电平 0.2~2.0V 时，形成 VI 到地通路，SCDL_Z 被拉低至给定电平，且不超过开路检测电平时，SCDLPOD 电路输出处于逻辑低，当 SCDL 上的电平超过开路检测电平时，开路检测模块翻转为高电平。

SCDL 引脚开路检测电路

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设置的 SCDL 电平经过 VI 输入，与上下两路 OTA 构成的比较器进行比较，通过输入端的电阻分压器计算得到上下两路的翻转阈值分别为 4.6V 及 2.6V，ADJ 控制是是否并入小电阻，通过改变正反扫描时的分压值不同产生滞回现象，由于电阻均采用高电阻率的 ploy 电阻，因此分压值在不同的 PT 环境下基本保持不变，不同的温度及工艺角时影响芯片内部供电 LDO 产生的VINT1 电压值，故而影响 SCDL 开路检测电平。
开路检测电平滞回电压及翻转电平：
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从仿真结果可以得到：滞回电压约为 250mV 左右，翻转电平约为 2.5V 左右。
SCDL 的滤波时间仿真测试环境如下：
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其中 VI 为 SCDL 输入，外接电阻分压串，开关 W1 接通时，1.2V分压输入，为非断路状态，开关断开时接入极大电阻，模拟断路浮空状态。仿真结果如下：
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SCDL 引脚开路检测典型滤波时间为 2.25μs，在不同温度及工艺角下的仿真结果为：
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SCDL 引脚开路检测滤波时间为最大最小值为 1.5μs~3.26μs，在 DataSheet 规定的范围内。
内部 SCDL 上拉至 3.0V 时的上拉电阻典型值为 300kΩ，根据之前仿真的结果显示，高电阻率的 ploy 电阻在不同工艺角及温度下的电阻值在 180kΩ~475kΩ之间。Input_Contrl_and_Deadtime

短路检测电路

电路 symbol：

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HS1_D：半桥 1 高侧 MOS 栅极驱动信号；
HS1_DET：半桥 1 高侧 MOS 源漏检测信号；
LS1_D：半桥 1 低侧 MOS 栅极驱动信号；
LS1_DET：半桥 1 低侧 MOS 源漏检测信号；
HS2_D：半桥 2 高侧 MOS 栅极驱动信号；
HS2_DET：半桥 2 高侧 MOS 源漏检测信号；
LS2_D：半桥 2 低侧 MOS 栅极驱动信号；
LS2_DET：半桥 2 低侧 MOS 源漏检测信号；
PVBI：芯片内部偏置电流；
ENN：上电复位使能信号，默认为低电平

主要功能及逻辑 ：

TLE7181EM 通过监控外部 MOSFET 的漏源电压为外部 MOSFET 提供短路保护。一旦相应的驱动器输出级设置为“开启”并且死区时间和消隐时间到期，对特定外部 MOSFET 的短路检测的监控就会激活。
消隐时间在死区时间结束时开始，消隐时间确保不考虑 MOSFET 的接通过程。建议将 MOSFET 的开关时间保持在消隐时间以下。
如果在消隐时间结束后观察到的 MOSFET 的漏源电压仍然高于 SCDL 电平，则 SCD 滤波时间 tSCP 开始运行。电流对电容充电。如果电容器电压达到特定水平（滤波时间 tSCP），则会设置错误信号并且 IC 进入 SCDL 错误模式。如果在检测到 SC 之前去除 SCD 条件，则电容器会以相同的电流放电。当 MOSFET 关断时，电容器也会放电。必须考虑一相的高侧和低侧输出使用同一个电容器。
DataSheet 上关于短路检测模块的 spec 要求如下：
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具体电路如下图所示 ：

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图中白色圆圈区域的 PVBI 为片内供电模块 NMOS 产生的偏置电流，此处提取的电路判断为未提取完全，应为 PMOS 电流镜单元，相同错误也见于其他模块中，例如 LS_DET 模块。黄色框与红色框分别为半桥 1 与半桥 2 所对应的通路，确保同一相半桥高侧低侧共用同一个 Filter 电容器，图中红色与蓝色电容器为消隐时间控制。可用下图中的时序描述短路检测延迟参数定义：
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仿真环境

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图中的死区 PWM 激励为 VerilogA 描述的模块，可产生死区时间可调节的 PWM 波形，具体代码如下：

`include "discipline.h"
`include "constants.h"

(* instrument_module *)
module crossing_detector (sigin,sigout1,sigout2); 
electrical sigin,sigout1,sigout2;
parameter real DT_time = 1e-6 from (0:inf);
parameter real sigcrossing = 2.5;
parameter real vlogic_high = 5;
parameter real vlogic_low = 0;
parameter real tdel = 100e-9 from [0:inf);
parameter real trise = 1n from (0:inf);
parameter real tfall = 1n from (0:inf);
  	real sigout1_val;
	real sigout2_val;

   real tbreak1;   // when switch pulse off.
	real tbreak2;

   analog begin
		
      @ ( initial_step ) begin
        sigout1_val = vlogic_low;
		sigout2_val = vlogic_high;
		//V(sigout1) <+ vlogic_low;
		//V(sigout2) <+ vlogic_high;
		//sigout_val = (V(sigout) > 2.5) ? vlogic_high:vlogic_low;
      end

      @ (cross(V(sigin) - sigcrossing, 1)) begin
		 sigout1_val = vlogic_low;
		sigout2_val = vlogic_low;
         tbreak1 = $abstime + DT_time;
      end

      @ (timer(tbreak1)) begin
         sigout1_val = vlogic_high;
      end

	@ (cross(V(sigin) - sigcrossing, -1)) begin
         sigout1_val = vlogic_low;
		sigout2_val = vlogic_low;
		tbreak2 = $abstime + DT_time;
      end
		
	@ (timer(tbreak2)) begin
         sigout2_val = vlogic_high;
      end

        V(sigout1) <+ transition(sigout1_val,tdel,trise,tfall);
		V(sigout2) <+ transition(sigout2_val,tdel,trise,tfall);
   
   end
endmodule

输入信号的真值表为 Input_Contrl_and_Deadtime 和时序图为 Input_Contrl_and_Deadtime。仿真结果如下图所示：
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仿真得到的 Filter Time 为 3.5 μs，Blanking Time + Filter Time 为 6.0 μs。
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在不同工艺角及温度下仿真得到最大最小值为：Blanking Time + Filter Time min 为 4.8μs，max 为 7.48μs；Filter Time min 为 2.75μs，max 为 4.38μs，所有 Spec 均在 DataSheet 范围内。